1^èrejournée

• Architecture ARM Cortex-M3
• Les trois principaux blocs : plate-forme, Coeur et Périphériques d'Entrées/Sorties

• Présentation du coeur, architecture et modèle de programmation
• Icode, Dcode et bus système
• Mécanisme de branchement prédictif
• Jeu d'instruction Thumb-2
• Access to memory-mapped locations, mode d'adressage
• Exécution conditionnelle
• Bit-banding
• Mapping mémoire
• Interface C/Assembleur
• Mécanisme d'exception
• Timer Système
• System Control Block
• Paramétrage du linker
• Développement embarqué avec l'IDE Keil
• Solution de débogage
  

• Ponts AHB/APB Bridges, split transactions, traitement d'erreurs
• Matrice des Bus, schéma d'arbitrage round-robin
• SRAM interne 20 KB
• Mémoire Flash 128-KB
• Séquence de programmation et d'effacement
• Interruption externe/gestionnaire d'événements, gestion des événements de wake-up
• Timers systèmes : Real Time Clock, Timer Watchdog
• Registres Backup, détection des altérations, calibration de la RTC
  

2^èmejournée 

• Sources d'alimentation externe 3.3V, génération interne de 1.8V, pin associées
• Détecteurs de chute de tension
• Clocking
• Sélection du mode de démarrage à l'aide des pins externes de configuration
• Causes de redémarrage
• Séquence de démarrage, branchement de la première instruction
• Mode Low power
• Ports d'E/S

• Timers 16-bit, block diagram, sélection d'horloge et des prédiviseurs
• Sortie de comparaison et Entrée de caputure,
• Mode One pulse
• Sortie PWM mode
• Entrée PWM, mesure d'impulsion
• DMA start event
  

• Gestion des priorités des requêtes entre les 16 canaux DMA
• Opération buffer circulaire
  
• Tranferts Memory-to-memory, peripheral-to-memory , memory-to-peripheral et peripheral-to-peripheral
• Gestion d'erreurs

• Configuration des entrées analogiques hautes impédances
• Caractéristiques ADC : résolution 12-bits , plage d'entrée 0 à 3.6V
• Convertion One-shot ou continue
• Mode Dual ADC
• Conversion sur trigger externe
• Utilisation du canal DMA
  

3^èmejournée

• Base du protocole I2C
• Mode Eclave vs Mode Maitre
• Séquence de transmission et réception
  

• Base du protocole SPI
• Mode de fonctionnement à file d'attente
• Séquences de transfert

• Mode de fonctionnement à file d'attente
• Contrôle de flux matériel
• Séquence de transmission et réception
• Mode bus LIN
• Interface Smartcard
  

• Base du standard et protocoles CAN
• Organisation du contrôleur CAN
• Filtrage des messages reçus et filtres d'acceptance
• Gestion des modes FIFO mode
• Modes de Test : loop back / silent modes
• Configuration du Bit Timing

• Base du standard et protocoles USB
• Bloc de description des buffers, table de descripteurs
• Contrôleur DMA utilisé pour assurrer le tranfert de données avec les buffers mémoire et les Endpoint
• Initilalisation des Endpoint
• Evénement Suspend/Resume
  

4^èmejournée

• Interface NOR / PSRAM
• Interface NAND / PC CARD
• Mapping des banques mémoires
  
• Mapping d'adresses et signaux de chip select
• Interface LCD
  

• Automatic CRC
• Flow control
• Transferts DMA
• Filtrage d'adresses
• IEEE 1588 PTP
• Interface MII
• RMON/MIB
• Trames LAN Wakeup  / Paquet magique
  
• VLAN tags

• Implémentation DAC
• Possibilités DMA
• Triggers externes

• Standard
• Implémentation
• Requêtes DMA
  

• Station de travail Microsoft Windows
  
• Environnement Keil μVision en interentreprises, pouvant être sur environnement IAR Workbench pour des sessions intra-entreprise.
  

• Classeur de cours
• CD-ROM sources des exercices

• Tarif : Nous consulter
  
• Durée : 4 jours
  
• Formateur :  Ingénieur spécialiste en architecture microprocesseur et bus industriel habilité ARM™ et certifié STMicroelectronics CPU