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5185 PowerPC MPC55xx PowerPC MPC55xx 5 j. nous consulter - -

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Formation PowerPC MPC55xx

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Réf. : 5185

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Objectifs

Cette formation, assurée par des formateurs habilités Freescale, permettra au stagiaire :

  • D'examiner en détail le fonctionnement du cœur PowerPC de la famille MPC 55XX, plus particulièrement la MMU, le cache et le jeu d'instruction pour le traitement du signal (SPE),
  • D'utiliser les différentes fonctions du microcontroleur grâce travaux pratiques sur des kits d'évaluation MPC5554 ou MPC5567,
  • De développer un handler d'interruption générique,
  • De décrire précisément les échanges de données entre le cœur systéme et les périphériques à travers le Crossbar Switch (XBAR)
  • De programmer les controleurs d'entrées / sorties  eTPU et eMIOS

Programme

1èrejournée

Vue d'ensemble du MPC55XX 
  • La roadmap des microcontrolleurs automobiles MPC55XX 
  • Architecture interne du Copperhead (MPC5554)
  • Multipexage des broches du composant
  • Espace alloué aux registres internes et à la mémoire
Le coeur e200 
  • Différences fondamentales entre la nouvelle architecture Book E et celle classique du PowerPC
  • Acheminement et gestions des instructions (pipeline)
  • Unité d'execution Integer et Floating point
  • Jeux d'instruction du SPE, capacité de traitement du signal et nouveaux types de données
  • Calcul réel scalaire et vectoriel
  • Fonctionnement de la MMU (32-entry fully associative translation lookaside buffer (TLB)), gestion de la taille des pages,
  • Gestion matérielle des exceptions du TLB 
  • Attribut des pages WINGE
  • Gestion des protections, partage et nombre des registres du PID
  • Initialisation du TLB
  • Étude du cache ne niveau 1 (32kB unifiés), algorythme de remplacement  pseudo "round-robin", 8 modes du set-associativity cache
  • Les 8 entrées du store buffer
  • Jeux d'instructions pour la gestion du cache
  • Section ABI
  • Gestion des exceptions par le Book E
  • Timer du cœur CPU
  • Émulation Nexus
  • Watchpoint logic

2èmejournée

Le contrôleur d'interruption
  • Plus de 504 sources d'interruption gérées par le systéme
  • Comparaison entre les modes vecteurs logiques et matériels
  • Accélérateur matériel pour les ISRs : utilisation du vecteur 9-bits
  • Gestion des priorités et de la préemption
  • Les interruptions externes
L'implémentation matérielle du MPC555X
  • Frequency modulated phase lock loop impact sur les EMI
  • Configuration des broches du composant
  • Configuation "halfword" du RESET 
  • Module de BOOT, 4 modes de démarrage
  • Configuration de la MMU après l'exécution du BAM
  • Séquences d'initialisation
  • Interface externe, BUS et configuration des broches
  • Contrôleur mémoire compatibilité avec flash SDR et SRAM
  • Compatibilité avec les bus externes d'un MCP5XX
  • Mode d'accès de la mémoire interne par un maître externe
  • Burst mode
  • Programmation des Chip-selects

3èmejournée

Mémoires internes du composant
  • Mémoire interne 2 MB
  • ECC intégré
  • Protection via Censorship
  • Lecture pendant une écriture
  • Séquence d'effacement et de programation
  • SRAM interne (111kB)  : Utilisation générique de la SRAM, du cache et de l'eTPU

3èmejournée (suite)

eDMA et la matrice CROSSBAR
  • Contrôleur d'entrée / sortie autonome
  • Architecture de bus parallèle et gestion des accès concurents
  • Priorité programmable du maître par esclave
  • 64 caneaux indépendants avec possibilité d'interconnexion
  • Stockage sur le port esclave
  • Descripteur de transfert, bloucles internes ou externes, fonction modulo
  • Fonctionnalité Scatter / Sather
  • Arbitrage DMA
  • Remontée des erreurs DMA

4èmejournée

L'eTPUs
  • Traitement des événement temps réels, scheduling, gestion des priorités
  • Le "Microengine"
  • Nouvelles instructions de contrôle arithmétique et logique
  • "Angle clock" matériel
  • Support DMA
  • Ressources partagées des deux eTPU
  • Introduction des fonctionnalités QOM, NITC, PWM, SIOP, UART de l'eTPU
  • Calcul du temps de latence maximal des caneaux de services
  • Environnement de développement pour l'eTPU et son Ashware debugger
L'eMIOS
  • Introduction aux fonctions temporelles des 24 caneaux unifiés
  • Demande DMA par canal
  • "Sérialisation / désérialsiation" des connexions
  • Demande d'interruption de l'eMIOS
  • Sous-modules double action 
  • Sous-module PWM, centrage du signal
  • Fenêtre programmable pour l'accumulation de temps
  • Décodage en Quadrature

5èmejournée

L'eQADC
  • Multiplexage des entrées analogiques
  • Résolution des conversions analogiques sur 12 bits
  • Sources de déclenchement et gestion des files d'attentes
  • Mécanisme de priorité des conversions
  • Cycle de conversion
  • Les commandes et les données de l'eQADC
  • Interface matérielle
  • Correction d'erreur des conversions analogiques / numériques
Le DSPI
  • Explication du protocol SPI et des opérations maître / esclave
  • Commandes pour la gestion des files d'attentes
  • Programmation flexible des attributs par frame
  • Séquence d'émission / réception
L'eSCI
  • Bases sur le module UART
  • Double buffering
  • Modes de réveil
  • Séquence d'émission / réception
  • Support pour les opérations master LIN 
Le contrôleur FlexCAN
  • Protocoles CAN de bases
  • Structure des buffers de messages
  • Masque de registres
  • Capacité du mode "Listen-only"
  • Processus d'émission / réception
  • Compteur d'erreurs
Synthèse et conclusion

Participants
Des notions de base en microprocesseurs et microcontrôleurs sont vivement recommandées.
Des notions en électronique numérique, programmation assembleur ou C, bus CAN et module TPU sont souhaitables mais pas indispensables.

Matériel à disposition des participants
Les travaux pratiques du stage sont réalisés sur :
  • kits d'évaluation MPC5554 
  • kits d'évaluation MPC5567
Supports de cours
  • Classeur de cours

Modalités
Sessions interentreprises :
  • Tarif : Nous consulter
  • Durée : 5 jours
  • Formateur : Formateur Agréé Freescale
  Sessions intra-entreprise sur mesure :
Calendrier et tarifs, nous consulter
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